반도체: 미세공정의 발전 회로 - 나도 먹고 살아야지

반도체나 하드웨어 쪽에 관심이 있는 사람이라면 "이게 다 TSMC 때문이다"라는 말을 한번쯤은 들어봤을 것이다. 반도체 제작전문 회사인 TSMC가 일을 제대로 못 하는 바람에 새로운 하드웨어 출시가 연기되고 여친/남친도 안 생기고 가격도 올라간다는 우스갯소리다. 그 곁다리로 HKMG가 어떻고 SiON은 또 어떻고 등의 말도 흘러나온다. 이들 정체를 알 수 없는 전문 용어들은 반도체 미세공정과 관련된 것들이다.

2010년까지 28nm HKMG, SiON 공정 완료 예정: 그건 TSMC 생각이고

이번 글에서는 반도체 미세공정, 구체적으로 미세화와 관련하여 논의를 진행해 볼 까 한다. HKMG 같은 뭔가 있어보이는 단어가 의미하는게 뭔지, 앞으로는 상황이 어떻게 진행될 지 역시 다룰 것이다.

28nm, 40nm 같은 숫자는 어디에서 왔나

신문기사에 나오는 28nm, 32nm, 40nm 같은 숫자는 뭘까? 낮은 숫자일수록 더 정밀하고 좋다는 거 까지는 알겠는데, 구체적으로 이 녀석이 지칭하는 게 무엇인지 궁금하지 않은가? 여기에는 약간의 전문 지식이 필요하다.

안녕하세요, 저는 트랜지스터입니다. 반도체 속에는 제가 너무 많지요.

트랜지스터는 (디지털 회로 관점에서) 켜기/끄기가 가능한 스위치에 불과하다. 켜고 끄기를 결정하는 단자가 게이트gate, 스위치의 양단이 소스source, 드레인drain에 해당한다. 스위치의 성능을 높이는 방법에는 두 가지가 있다.
  1. 켜기/끄기를 결정하는 게이트의 민감도를 높인다
  2. 스위치 양단인 소스/드레인 사이의 거리를 줄인다
여기에서 소스-드레인 사이의 최소거리를 minimum device length, 번역하면 최소선폭이라고 한다. 28nm나 40nm 등의 숫자는 최소선폭의 길이로, 이 숫자가 작아진다는 건 결국 스위치의 성능이 좋아짐을 의미한다. 구체적으로, 스위치의 동작속도가 빨라지거나 같은 동작을 하는 데 적은 에너지를 소모하게 된다. 흔히들 말하는 고성능high performance이나 저전력low power 설계가 용이해지는 셈이다.

그렇다면 게이트의 민감도는 어떠한가? 위의 그림에서 보면, 게이트와 소스/드레인/바디body 영역은 게이트 옥사이드gate oxide, 줄여서 옥사이드라는 절연체--전기를 통하지 않는 물질--에 의해 분리되어 있다. 전기가 통해서 정보를 전달해야 하는데 왠 절연체가 있냐고? 비유를 들어보자면, 옥사이드가 도로를 끊어버렸기에, 직접 가는 대신 이쪽에서 저쪽으로 소리를 질러서 정보를 보낸다. 옥사이드의 두께가 얇다면 소리를 좀 작게 쳐도 다 들리지 않을까? 결과적으로, 게이트의 민감도는 옥사이드의 두께에 반비례하게 된다.

여러분이 미세공정을 제작한다고 해 보자. 소스-드레인 사이의 거리가 작으면 성능이 향상되기에 최소선폭을 줄이려고 노력한다. 옥사이드 두께를 줄이면 민감도 증가로 인해 성능이 좋아지는 건 역시 알고 있다. 그런데 얘는 건들지 않고 둘 이유가 있겠는가? 그렇다. 공정이 진보됨에 따라 최소선폭과 옥사이드 두께가 모두 줄어들게 된다. 28nm나 40nm 등의 숫자는 공정의 진보 정도를 함축적으로 드러내는 수치일 뿐이다.

미세공정의 발전의 로드맵 

기사에 오르락내리락 하는 공정은 28nm/32nm 등의 초미세 공정이지만, 대부분의 반도체 칩은 45nm, 65nm 공정에서 만들어지고 있다. 휴대폰으로 말하자면 45nm/65nm는 현재 주류를 차지하고 있는 3G, 28nm/32nm는 앞으로 대세가 될 4G 정도에 해당된다. 발전 양상이 세대 별로 나누어진다는 건 별도의 표준화 단체나 조직이 있다는 걸 암시한다. 그렇지 않다면 44nm니 61nm 같은 이상한(?) 공정도 나와야 하지 않겠는가. 도대체 공정의 최소선폭은 누가 정하는 걸까?
 
ITRS 가라사대: 공정의 최소선폭은 의견을 모두 수렴하여 나님 맘대로 정합니다

ITRS (International Technology Roadmap for Semiconductors) 기관은 반도체 설계/생산 업체가 참여하는 조직으로, 공정의 발전 속도를 조절한다. 그리고 과학자/공학자는 저걸 맞추기 위해 죽도록 일한다. 계획대로라면 이미 우리는 32nm를 거쳐 22nm 시대에 살고 있어야 하는 셈이다. 뭐, 22nm 비메모리 공정이 현재 존재하고 설계도 이뤄지고 있으니 전혀 틀린 건 아니지만, 전반적으로 스케줄이 뒤로 밀리고 있는 건 분명하다. 그것이 기술적 문제 때문인지, 아니면 경제적 문제가 더 중요한 것인지는 논의가 필요하지만 말이다. 참고로, ITRS님의 말씀대로라면 웨이퍼 크기도 45cm로 가야하지만 현실은 글쎄다.

ITRS가 제시하는 최소선폭을 보면 세대마다 대략 30% 정도의 크기 감소가 이뤄짐을 알 수 있다. 현재 주류 중 하나인 45nm는 65nm 공정의 다음 세대이며, 여기에서 더 나아가면 32nm나 22nm 공정에 이르게 된다. 그렇다면 28nm나 40nm와 같은 공정은 무엇이라 말인가? 뭔가 많이 들어본 숫자이고 그럴듯 하기도 한데 ITRS 로드맵에는 없다. 그깟 로드맵 그냥 생까는거야. 이런 공정들을 축소shrink 공정이라고 불리는데, 비유를 들자면 원래 있던 설비를 업그레이드 한 결과물이다. 40nm 공정이 그 대표적인 예로, 45nm 공정을 10% 가량 축소시킨 결과물이다. 마찬가지로 55nm는 65nm 공정의 축소물이다.

정리하자면, 한 세대마다 최소선폭은 30%만큼 줄어든다. 같은 세대 내에서도 열심히 노력하면 10% 정도까지 더 쥐어짤 수 있다. 따라서, 축소공정은 일반공정이 충분히 가동되고 시험된 후에야 가능하다. 제품을 사자마자 업그레이드 하는 정도의 속도는 일어나기 힘든 것이다. 그렇게 무리한 시도를 했다가는 수율 0%를 달성하는 날이 올 지도 모른다.

28nm/32nm와 40nm 사이의 벽 

최소선폭 0nm를 향해 줄기차게 달려가던 선두주자 인텔(Intel, 43세) 군은 큰 문제를 발견한다. 전방 10km 지점부터 도로 상태가 메롱이라 더 이상 갈 수가 없다는 거다. 그 뒤를 쫓는 아범(IBM, 100세) 옹 역시 길에 문제가 있음을 존재함을 알게 된다. 한편, 인텔 군을 사랑해 온 츰씨(TSMC, 23세) 양은 생각이 좀 달랐다. 결국은 인텔 군을 따라가겠지만 당장은 달리는 게 더 중요하다. 도로가 그렇게 개판인지는 가봐야 알 일이니까, 일단은 현재 도로로 달리면서 최대한 재미를 본 후, 새로운 도로가 필요하면 나중에 깔기로 한다.

반도체 공정 기술에서 외계인급 성능을 자랑하는 인텔은 2000년대 중반에 들어서, HKMG(high-K dielectric, metal gate)라는 이상한 기술을 들고 나온다. 트랜지스터의 성능을 높이는 방법에는 게이트 민감도의 증가가 있음을 앞에서 살펴 보았다. 민감도는 옥사이드의 두께에 반비례하기에, 미세공정으로 갈수록 옥사이드가 원자학적(?)으로 작아지게 된다. 65nm급 공정에서는 이미 옥사이드 두께가 2nm 미만으로 떨어져 버렸으니 말이다. 2nm가 어느 정도되는 두께냐고? 실리콘 분자의 직경이 0.55nm니까 이걸 겹쳐서 잘 쌓아도 8겹 밖에 되지 않는 두께다.  

이번 글에 벌써 두번째 출연이라능. 잘 봐 달라능.

옥사이드의 존재 이유는 크게 두 가지로 볼 수 있다.
  1. 게이트와 트랜지스터 내부를 (직류적 관점에서) 절연한다
  2. 게이트와 트랜지스터 내부를 (교류적 관점에서) 연결한다 (응? 뭐라고 이 자식아?)
옥사이드는 절연체이기에 분명히 연결이 끊어진다. 하지만, 이쪽 끝에서 저쪽 끝까지 소리를 지르면 정보 전달은 가능한 상황이다. 그런 의미에서 절연하지만 연결한다고 말한 것이다. 문제는 이 둘이 상충되는 관계에 있다는 거다. 가혹한 우리는 트랜지스터에서 최대 성능을 뽑아내고 싶기에, 옥사이드의 연결 기능을 강화시켰다. 그 결과 게이트와 트랜지스터 내부 사이의 절연성이 타격을 받게 되었다. 분명히 끊어져 있어야 되는데 전류가 게이트 방향으로 "줄줄 새는" 현상이 발생하는 것이다. 줄줄 새는 전류를 누설전류leakage current라고 지칭하는데, 이게 콸콸 새기 시작하니 문제인거다.

콸콸 새면 뭐가 문제냐고? 칩이 정상 동작 중일때는 그럭저럭 큰 문제없이 묻어갈 수 있을지도 모른다. 동작하는 순간에는 회로 자체가 소모하는 전류가 훨씬 크기 때문이다. 문제는 그 회로 님께서 휴식에 들어가셨을 때이다. 이를테면, 스마트폰으로 음악을 듣을 수 있지만 전화를 걸면서 음악을 듣지는 않는다. 음악도 안 듣고 인터넷도 안 하고 전화도 안 오고 있다면 스마트폰은 사실 상 아무 일도 하지 않는다. 이럴 때 스마트폰 내부의 칩은 전력 절약 모드로 들어가서 일 안하는 놈한테 밥을 안 주는 효율성 극대화 작업을 한다. 바로 이 때 누설전류가 문제를 일으킨다. 아무 일도 안 하는 현대판 흥부가 밥풀을 하나씩 줏어먹는다. 여기에서 중요한 건 누설전류의 크기가 "트랜지스터 전체 개수"에 비례한다는 거다. 흥부가 한 두명이면 괜찮은데, 어느 샌가 10억명의 훙부가 밥풀을 뜯어가는 셈이다.

그렇기에 옥사이드 두께를 마구 줄여댈 수는 없다. 하지만, 속도 향상을 위해 옥사이드 두께는 줄어들어야만 한다. 모순되는 두 조건은 반도체 제작을 매우 어렵게 만들었다. 40nm까지는 괜찮은 결과를 내는데 성공했지만, 32nm 공정부터는 큰 어려움을 겪고 있다. 그리고 지구는 멸망했다 HKMG가 나타났다.

각광받기 시작한 HKMG

일반적으로 말하는 트랜지스터의 정식 명칭은 MOSFET (Metal-Oxide-Silicon Field Effect Transistor), 흔히들 줄여서 MOS라고 말한다. MOS라는 이름은 트랜지스터의 생김새에서 온 거다. 위에 있는 트랜지스터 구조는 세로 방향으로 봤을 때 gate-oxide-silicon으로 되어 있다. 옛날옛적 소싯적에는 게이트를 금속metal으로 만들었기에 MOS (metal-oxide-silicon)라는 별칭으로 불렀다. 현재 공정에서는 gate가 폴리실리콘polysilicon이라는 물질로 구성되기에 MOS보다는 POS (polysilicon-oxide-silicon)가 더 적합한 이름이겠지만.

기존의 공정에서 옥사이드를 구성하는 물질은 SiON이다. 그런 이유로 현재의 공정을 SiON 공정이라고 지칭하는 경우가 꽤 있는 것 같다. 미세공정으로 진보함에 따라, 옥사이드의 얇아진 두께 때문에 누설전류가 급증하는 바로 그 공정이 SiON 공정이다.

게이트와 트랜지스터 내부 사이의 옥사이드 두께를 두고 상충되는 두 가지 조건--트랜지스터 성능과 누설전류--을 어떻게 해결할 수 있을까? 누설전류를 줄이기 위해 옥사이드를 두껍게 할 수 밖에 없다. 여기에서 약간의 마법을 발휘하여, 이쪽에서 저쪽으로 소리를 지르는데 "마이크"를 쓴다고 하면 어떨까? 출발지에서 내는 소리는 같지만 도착점에서는 훨씬 잘 들린다. 물리적인 거리는 그대로지만 사실 상의 거리는 더 가까워진 셈이다. 역으로 생각하면, 이쪽과 저쪽 사이의 거리가 더 멀더라도 마이크가 있기에 도착하는 소리 크기를 같게 유지할 수 있다. 기술적으로 이를 가능하게 하는 것이 high-k dielectric 물질의 사용이다. 그런데, high-k는 금속 게이트metal gate와 커플이기에 뗄 수 없는 관계이기에 high-k metal-gate를 묶어서 HKMG로 쓰는 것이다.

22nm HKMG 공정의 gate-oxide-silicon 단면도

위의 그림을 보면, 금속 게이트 단자 및에 HfO2라는 정체 불명의 물질이 옥사이드로 깔려 있으며, 그 바닥에 트랜지스터 내부를 구성하는 실리콘이 있다. 말 그대로 high-k metal gate를 사용한 트랜지스터다. 절연체 두께를 눈대중으로만 보아도 2nm는 넘어감을 볼 수 있다. 이 값은 세대가 3개나 뒤쳐진 65nm SiON 공정의 절연체 두께와 비슷하다.

32nm 이하의 공정에서는 HKMG가 SiON을 제치고 사실 상 대세로 자리잡은 것 같다. 역시 인텔이 만들면 다릅니다. 반면, SiON의 강자인 TSMC는 조금 주춤거리는 모습이다. 그렇다고 해서 TSMC가 HKMG를 안하는 건 아니니까 조만간 살아나지 않을까 싶다. 아니면 외계인이라도 생포해서 SiON 기반의 28nm 공정을 대폭 개선할 수도 있고 말이다.

차세대 트랜지스터: 핀펫

HKMG 기술을 사용한 트랜지스터를 세로 방향으로 보면 metal-oxide-silicon이 되니, 여전히 MOS 트랜지스터이다. 하지만 인텔의 말에 의하면, 22nm 미만 공정, 이를테면 15nm에서는 기존 MOS 구조를 이용하는 게 불가능하다. 트랜지스터는 본질적으로 게이트가 드레인/소스 사이를 쥐락펴락하면서 동작하는데, 15nm쯤 되면 드레인-소스간의 거리가 워낙 가까기에 둘이 알아서 쿵짝쿵짝 한다는 거다. 트랜지스터가 트랜지스터이기 위해서는 게이트의 힘을 늘려서 드레인-소스 커플을 뼈와 살까지 분리해야 한다. 여기에서 인텔님은 말씀하시길
인텔曰: 게이트 하나로 안되? 그럼 하나 받고 하나 더.
그래서 게이트 입력이 두 개인 트랜지스터가 나오게 되었다. 그 중에서 인텔이 택한 건 핀펫FinFET으로, 그 이름은 트랜지스터의 게이트가 지느러미fin처럼 생긴 사실에서 연유했다. 참고로, FinFET 연구의 상당 부분은 캘리포니아 주립대 버클리 캠퍼스의 반도체 소자 관련 연구소에서 이뤄졌다. 대놓고 인텔꺼는 아니라는 말씀.




윗 그림을 통해 얻을 수 있는 결론은, 그깟 트랜지스터 힘껀 쥐어짜면 드레인으로 새는 누설전류가 없어진다는 거다. (응?) 근데, 저 그림은 핀펫의 사용을 단순히 누설전류 최소화의 관점에서만 보여 준다. 핀펫이 비단 누설전류 때문에만 주목받는건 아니지만, 지식이 짧은 관계로 자세한 건 생략한다. 참고로, 생긴게 3차원 비스무리 하기에 인텔에서 3D 트랜지스터라고 광고하는 모양이다. 아니, 이제 인텔도 약을 파네?

덧글

  • RayPark 2011/10/23 13:45 # 답글

    좋은 글 잘 읽었습니다. 저도 반도체쪽에서 일 하는지라.. 아주 재미있게 읽었네요 ㅎㅎ :)

    TSMC 28nm 공정은 HKMG, SiO2 둘 모두를 하는데.SiO2는 저전력에만 투입되죠.(헌데 Leakage가 상당하다는 소문이..)
    헌데, 업계에 있으면서 비공식적으로 들리는 소문은 HKMG쪽 수율이 헬이라는군요.
    50M gate 언더로는 30%, 그 위로는 10% 언더로..

    TSMC에 목숨을 맡겨 놓은 회사가 여럿 되는데..수율때문에 웨이퍼를 더 집어넣어야 해서 가격 상승 및 수익율 약화가 예상됩니다.

    TSMC는 NTU 졸업자들 데려다가 대체 뭘 하는건지..후 -_- 좀 니콘 캐논 장비좀 사와서 수율 높일 생각이나 하지 왜 자꾸 장비를 독자개발 하거나 있는거 고쳐서 쓰려고 하는지..

    덕분에 A사가 TSMC에서 S사로 Fab을 다시 갈아타려 한다는 소문이 있죠..ㅎㅎ
  • Steadfast 2011/10/24 11:48 #

    TSMC가 28nm 이하 물량을 제대로 소화하지 못하면 반도체 시장에 큰 타격이 있겠죠. 제 생각으로는, 지금까지 비메모리쪽 공정에서 별 볼 일 없었던 삼성이 HKMG 공정으로 잘 나가는 걸 보면, TSMC라고 못 할 이유는 없다고 봐요. 자기 고집만 너무 안 부리면 결국 좇아오지 않을까요. 돈이 없는 것도 아니고 인재가 없는 것도 아니니까요.

    TSMC가 이렇게 계속 못하면, 반도체 시장 1위를 차지할 삼성을 볼 날이 올 듯 합니다. :D
  • RuBisCO 2011/10/23 17:22 # 답글

    그러니까 2차원의 일러스트집만으로는 덕후들을 쥐어짜는데 한계가 있으니 3차원의 피규어까지 만들어서 짜낸다 이 이야기로군요 3차원 공정이란건. 역시 외계인들!
  • Steadfast 2011/10/24 11:49 #

    새로운 외계인을 잡아왔나 봅니다. 기술의 인텔, 마케팅도 인텔. @_@ㅋ
  • 이네스 2011/10/23 17:34 # 답글

    TSMC는 공정전환은 둘째치고 시망수율이 문제지요.
    특히 초기의 불량은 정말. ㅡㅡ;;
  • Steadfast 2011/10/24 11:52 #

    초기 수율 불량이나 이런 건 다른 공정이라고 해서 문제없지 않을꺼에요. 전통적으로 TSMC 트랜지스터 성능이 다른 공정보다 좋아왔는데, 그게 TSMC의 공격적인 전략 때문이라는 말이 있었거든요. 문제는 GPU, FPGA 같은 고성능 칩 만드는 회사들이 칩 크기를 키우다보니 성능과 수율을 동시에 보장하기 힘든거겠죠.

    TSMC가 문제있는 건 사실인데, 트랜지스터 성능을 구리게 하면--남들과 비슷하거나 조금 못하게 하면--아마도 수율을 높일 수는 있을꺼에요. 근데 그렇게 하면 TSMC의 기술력은 8:45가 되기 때문에 안 할 듯 싶습니다. :(
  • 근성공돌 2011/10/23 18:21 # 답글

    근데 어짜피 TSMC같은 경우 옛날 공정의 capa도 충분히 받고 40nm가 괜찮으니 뭐...
  • Steadfast 2011/10/24 11:54 #

    개인적으로 TSMC 40nm 공정은 감동이었습니다. SOI나 HKMG같은 비싼 공정 빼고서는, 아마 현존하는 최고성능/최저전력 공정일꺼에요. 40nm까지만 해도 TSMC가 자기들 SiON 기술로 베짱 튕겨볼만 했을듯 싶어요. 하지만 28nm와서 현실은... :(
  • PFN 2011/10/24 23:21 # 답글

    좋은 글 감사드립니다. 몰랐던 원리를 쉽게 알게 되었네요

    인텔 3D게이트 기술이란 말만 듣고 뭔가 반도체 공정 차원의 지평을 하나 넓혔다!! 같은 인상을 받았었는데

    알고보니 그정도는 아니군요 -_-

    이것이 마케팅 부서를 운영하는 이유인가..
  • Steadfast 2011/10/25 02:49 #

    3D로 가면 자유도가 하나 늘어나야 정상인데, 핀펫은 그냥 생긴게 3D이지 그걸로 뭔가 거창한 걸 하는 건 아니니까요. 칩 위에 칩을 쌓는 기술, 이를테면 TSV (through silicon via) 같은게 오히려 3D 기술이라고 할 수 있겠죠. 아예 트랜지스터 위에 트랜지스터를 또 쌓으려는 사람도 있는 듯 합니다. 그에 비하면 핀펫은 사실 아무 것도 아닌데 말이죠.
  • 2011/12/19 20:17 # 삭제 답글 비공개

    비공개 덧글입니다.
  • Steadfast 2012/04/27 04:07 #

    감사합니다.
  • 공돌이 2012/03/23 16:07 # 삭제 답글

    좋은 정보 감사합니다. 이해가 쏙쏙되네요.

    반도체 관련된 다른 전반적인 내용이나 지식들도 알 수 있을까요?ㅠ
  • Steadfast 2012/04/27 04:06 #

    답글이 매우 많이 늦었네요. 올해 바쁜 일이 겹치다보니 블로그에 글 쓸 시간이 없었네요. 조만간 글 올릴 수 있게 노력해 볼게요. (이게 쓴다는 걸까요 못 쓴다는 걸까요 ㅠ.ㅜ)
  • 성연구원 2012/04/15 17:35 # 삭제 답글

    안녕하세요,

    많이 배우고 갑니다..전 패키징 쪽에서 일하는데..제 경험으로 말씀 드리면, TSMC 가 UMC 나 GF 와 비교해 28nm 공정은 1년 넘게 앞서 가는거 같습니다..개발하는 것도 체계적 이구요..^^
  • Steadfast 2012/04/27 04:08 #

    아무래도 TSMC는 덩치가 다른 녀석들보다 워낙 큰 데다가, 고정적인 수요도 충분히 있으니까요. TSMC가 안 나가면 덩달아 우울해질 설계 회사들도 꽤 많을 겁니다. >_<
  • 그림자 2012/05/09 10:32 # 삭제 답글

    글 너무 잘 읽었습니다. 반도체에 관해서 쉽게 설명해주셨네요. 감사드립니다.
  • 2012/12/05 17:02 # 삭제 답글 비공개

    비공개 덧글입니다.
  • Steadfast 2013/02/02 14:21 #

    답장이 늦었습니다. 저도 전공이 설계 쪽이지 소자 쪽은 아니라서, FinFET이나 기타 구조에 대한 자세한 정보는 모르겠습니다.
  • 정박 2013/01/19 04:53 # 삭제 답글

    깔끔하고 재밌는 설명 감사합니다.
  • Steadfast 2013/10/22 07:41 #

    늦었지만 감사합니다. 저는 빨리 정박 (정박사?) 이 되고 싶네요. :)
  • 섬그늘 2013/03/11 09:26 # 삭제 답글

    기사를 보다 핀펫이 무엇인가 궁금하여 서치하다 찾아왔는데
    쉽게 설명이 되어 있어서 너무 감사하네요~~~
  • Steadfast 2013/10/22 07:42 #

    앞으로 핀펫 관련 글을 종종 올리겠으니, 검색에 걸려서라도 다시 방문해주시면 좋겠네요.
  • ㅎㅎㅎ 2013/03/28 23:22 # 삭제 답글

    감사합니다!! 반도체 공정 쪽에 관심이 많았는데 정리가 잘 되있는거 같아요^^
  • 크카크카 2013/06/08 15:18 # 삭제 답글

    회로선폭에 대해서 찾아보다가 많은 걸 알고 갑니다 ㅎ

    감사합니다!
  • 보릿자루 2013/12/12 18:22 # 삭제 답글

    너무 재미있고 쉽게 설명을 해주신 덕에 이해가 쏙쏙 되어 감사의 글을 남기지 않을 수 가 없네요...!!!
    즐겨찾기로 해두고 자주 와서 읽어야 겠습니다.
  • Mhunny 2014/01/23 11:51 # 삭제 답글

    잘 읽고 갑니다. 특허 명세서 쓰면서 찾아보지도 않았던걸 지금에서야 알게되네요 ㅋ
  • 어둠의볶음밥 2014/04/30 23:40 # 삭제 답글

    오래되었지만 그래도 깔끔하게 정리 잘 되어 있어서 잘 보고 갑니다 ㅎㅎ
  • 우와 2014/07/18 10:52 # 삭제 답글

    감탄하고 갑니다. (현직자)
  • 니콜로 2014/09/19 12:20 # 삭제 답글

    글 잘 읽었습니다. 정말 쉽게 잘 쓰셨네요. 감사합니다. 그런데 실리콘 분자 직경이 0.55nm이며 옥사이드 두께가 2nm면 실리콘 분자 4개를 쌓으면 되는것 아닌가요? 8개라는게 이해를 못하겠네요.
  • ㅇㅇ 2014/09/22 07:09 # 삭제

    분자가 구형이라고 생각하면 교차해서 쌓으면 여덟겹까지 쌓을 수 있습니다
  • 루냥 2015/10/22 11:43 # 삭제 답글

    와 재미있는설명 감사합니다.^^ 이해가 쏙쏙되네요!
  • 2016/06/29 11:55 # 삭제 답글 비공개

    비공개 덧글입니다.
  • Offset 2017/08/11 00:27 # 삭제 답글

    Metal 과 si 사이 dielectric의 두께를 줄이게 되면 capacitance가 올라가는데 그러면 subthreshold swing은 작아져서 off상태 current는 줄어드는거 아닌가요? 다만 두께가 줄어들면 tunneling 효과로 si to metal current가 발생해서 input resistance가 줄어들고 leakage current 가 발생하는건 맞지만요.
  • 궁금해 2019/03/11 16:59 # 삭제 답글

    설명잘들었습니다. 혹시 65nm와 130nm 의 공정가격은 몇배정도 차이가 날까요?
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